• ホーム
  • 受賞者
  • 第11回(平成23年度)山崎貞一賞 半導体及び半導体装置分野

第11回(平成23年度)山崎貞一賞 半導体及び半導体装置分野

フィン型MOSFETの提唱と実証

受賞者 受賞者
久本 大 (ひさもと だい)
略歴
1986年 3月 東京大学大学院  工学系研究科修士課程 修了
1986年 4月 (株)日立製作所中央研究所 入社
1997年 10月 カリフォルニア大学 バークレー校 客員研究員
1998年 10月 (株)日立製作所中央研究所 主任研究員
2003年 7月 東京大学より工学博士授与
2010年 4月 日立総合計画研究所 出向
2011年 4月 (株)日立製作所中央研究所  復帰
現在に至る

授賞理由

 久本大氏は、1980年代後半、顕在化しつつあったMOSFETの微細化に伴う諸問題を解決するために、世界初の3次元構造のフィン型MOSFET(当初DELTAと命名)を提唱し、ゲート長約300nmのMOSFETを試作することで効果を実証し、1989年IEDM(電子デバイス国際会議)で発表した。この構造は、MOSFETの短チャネル効果によるしきい値電圧のばらつきや漏洩電流を抑制でき、さらにフィンの高さを増すことで駆動電流を増大できる特長があるので、微細化・低電圧化に好適である。その後、米国大学(UCB)との共同研究により、ゲート長17nmのMOSFETを試作し、微細化できることを実証し、1998年IEDMで発表した。現在、この構造は、その形をよく表現したFinFETと広く呼ばれるようになっている。
 近年、メモリ用LSI(DRAM)を始め、フィン型MOSFETの実用化機運が高まっている中、ごく最近、ロジック用LSI(MPU)メーカーから本技術を本格的に製品化(2011年後半)するとの発表があった。これらの動きは、過去40年にわたって使われてきた平面型MOSFET構造が、立体型に変わる節目にあることを示している。久本氏が提唱・実証したフィン型MOSFET構造によって、今後ともMOSFETの微細化を継続できるので、その半導体産業発展への貢献は極めて大きい。独創性・先見性と産業へのインパクトの両面で非常に優れた研究成果である。
 以上の理由により、久本大氏を第11回山崎貞一賞半導体及び半導体装置分野の受賞者とする。 

研究開発の背景

 半導体集積回路(ULSI)は、コンピュータを始め、携帯機器、家電品、あるいは自動車など様々な製品に使われており、現代の生活を支える基盤技術の一つになっている。ULSIには、「素子をより小さくし、指数関数的に集積数を増やすことで、性能を飛躍的に向上する」という、“ムーアの法則”と呼ばれる経験則がある。これに従い、約半世紀の間、素子縮小を続けてきた結果、現在、20〜30nmサイズの微細加工や、膜厚1nmの絶縁膜形成が必要になってきている。そこでは、短チャネル効果や量子効果などの、様々な物理学的な限界現象が顕在化してきたことにより、従来の均等な素子縮小(スケーリング)による性能向上を続けることが困難な状況になってきている。

業績内容

 本研究は、今後半導体産業を発展させる上で重要となる「フィン型MOSFET」を提唱し、その効果を実証したものである。この発明により、従来のプレーナ型MOSFETで課題とされる短チャネル効果を抑制するのに有効な「ダブルゲート」構造を、自己整合性を持った微細加工プロセスで作ることができるようになった。素子の俯瞰図および走査型電子顕微鏡による写真を図1に示す。

図1 フィン型MOSFET(DELTA)構造(上図)と試作素子の走査型電子顕微鏡写真(下図)
図1 フィン型MOSFET(DELTA)構造(上図)と 試作素子の走査型電子顕微鏡写真(下図)

 ゲート電極が、フィン型チャネルの両側から電界効果を及ぼすことによって、チャネル内のポテンシャルを制御するダブルゲート構造である。
 従来、MOSFETの微細化を進めるには、短チャネル効果を抑えるため、チャネル部の不純物濃度を高めることが必要であった。これが、キャリア移動度の劣化や、トランジスタのしきい値変動を引き起こす原因となっていた。ダブルゲート構造は、ゲートの電界効果により短チャネル効果を抑制できるため、チャネル不純物濃度を低くしたまま微細化できる特長がある。しかし、ULSIで使われているプレーナ加工技術は、ダブルゲート構造で必要な「ゲート・チャネル・ゲート」積層構造の形成には不向きなことが問題となっていた。そこで、チャネル部を基板面に垂直な薄膜「フィン」に形成することを考案し、初めて実用性のあるダブルゲートMOSFETを実現した。
 また、MOSFETの電流駆動力はチャネル幅に依存するため、微細化すると駆動力が低下する問題があった。フィン型チャネルでは、フィンを高くすることでチャネル幅を大きくできるため、チップ面積を増やすことなく、チャネル幅を広げることができる。さらに、この低濃度で幅の広いチャネルは、MOSFET微細化により顕在化してきた「しきい値ばらつき」の問題を抑えるうえでも有効に働く。このため、従来のプレーナ型MOSFETに比べ、容易に素子のスケーリングを進められるようになった。

本業績の意義

 フィン型MOSFETは、チャネルに3次元構造を取り入れることで、短チャネル効果を抑え、駆動力やしきい値設定などの特性を向上させた素子である。他の3次元素子と異なり、従来のプレーナ加工技術で実現できる点が特長である。1989年にDELTAと名付けた素子を国際学会で発表したことにより、プレーナ型素子のスケーリングを延命するものとして、広く注目を集めるようになった。特に、この構造を用いて20nmを超えるスケーラビリティがあることを実証し、1998年に国際学会で発表して以来、国内外の大学・研究機関および半導体各社から、フィン型MOSFETに関する多くの研究成果が報告されるようになった。これらの発表を通して、ゲート形状などに様々なバリエーションが考案され、各々、FinFET、Tri-gate、MugFET、Pi-gate、Omega-FinFET、Saddle-FinFETなどの呼び名が提案されている。いずれの構造においても、フィン状のチャネルを持つことが特長となっていることから、これ等は「フィン型MOSFET」と総称することができる。
 ロジックチップにおいては、低濃度チャネルによる高移動度特性を用いて演算速度を向上させるため、フィン型構造を導入することが考えられてきた。半導体ロードマップ(ITRS:International Technology Roadmap for Semiconductors)の2010年版では、フィン型MOSFET(ITRSのテーブルではMG(Multi-Gate)と記載)が、2015年より使われるものと予測していた。しかし、米国半導体メーカーがロードマップを前倒しして、2011年内にフィン型MOSFETを用いた製品の出荷を始めることを明らかにしている。これは、しきい値ばらつきの問題から困難であった電源電圧の低減と、微細化とを両立するため、フィン型MOSFETの導入が強く求められたためと考えられる。
 一方、集積度を高めるため、セル面積の縮小が重要となるメモリーチップにおいても、微細化を進めるため、フィン型構造を用いることが考えられている。半導体メーカー各社の学会発表を踏まえ、2012年の30nm世代(加工寸法30-39nm)以降のDRAMにおいて、フィン型MOSFETを導入することが予測されている。
 このように、今後の半導体産業では、ロジック/メモリーチップの両分野で、従来のプレーナ型MOSFETから立体型に置き換えることで、“ムーアの法則”に拠る性能向上を、維持できるようになるものと考えられる。
 フィン型MOSFETは、従来の素子に比べ、使用電圧を大幅に低減できるため、様々な製品の低消費電力化を牽引することが考えられる。エネルギー問題が大きくクローズアップされる状況にあって、フィン型MOSFETを用いることで、低消費電力を必要とする新たなアプリケーションが生み出されるものと期待している。

↑このページの先頭へ